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亚新体育-摩尔定律的未来:CMOS技术的挑战与机遇

时间:2024-02-28 | 作者:肥仔

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遭到要挟的不是摩尔定律自己,而是它所代表的增进经济增加、科学前进和可延续立异的能力。

CMOS 手艺经由过程均衡机能、能源效力和经济性,完全改变了电子行业。片上系统 (SoC) 典范答应采取通用方式来驱动日趋复杂的系统,在单个芯片上集成愈来愈多的晶体管。正如已故的戈登摩尔在半个多世纪前所猜测的那样,这也实现了多量量和低本钱的出产,提高了电子产物的可承受性。 摩尔暗示,半导体芯片上的晶体管数目每两年就会增添一倍,这一趋向将鞭策日趋壮大和高效的电子装备的成长。简而言之,你可以经由过程把工作变得更小来让工作变得更好。 对小型化和通用设计的极年夜存眷是 CMOS 在曩昔几十年中获得庞大成功的焦点,但现在已接近其物理极限。

CMOS 缩放碰到多个障碍

固然 SoC 方式供给了最年夜的能源效力,但它促使系统架构师在 CMOS 平台内堆集年夜量复杂的功能。2000年月降生的多核架构的优化致使了多种计较引擎的鼓起,从最初的CPU到GPU的朋分,到分歧功率优化的处置器,再到分歧类型的加快器。多年来,SoC 内的内存子系统也产生了普遍的多样化,致使了复杂的条理布局和各类拜候机制。 这类延续优化背后的驱动力是需要按照其必需履行的使命类型或工作负载来优化计较系统,每一个使命或工作负载都高度特定在方针利用法式。值得留意的是,这类演化乃至可以在单一手艺平台内实现,并且就今朝环境而言,有几个主要的障碍阻碍了其进一步成长:

我们正在见证由微凸块节距缩放和夹杂键合驱动的芯片间电气互连的庞大前进,这答应对 SoC 功能进行细粒度划分。基在硅光子学的光学互连和 3D 互连的前进实现了结合封装,以更短的长度供给高带宽、低功耗的光学毗连。这就引出了一个问题:SoC 方式是不是依然连结其原本的能效优势。分成多个芯片可以在本钱和机能优化方面带来庞大的益处。

利用的多样性需要进步前辈的手艺来冲破计较机能的边界,这使得 CMOS 到达了其作为通用平台所能供给的极限。设计人员此刻需要解决单一平台的限制,这有时会致使效力年夜幅下降。

全部 CMOS 平台的整体缩放解决方案变得愈来愈难以实现。例如,2 纳米纳米片手艺将使传统的厚氧化物 IO 电路从 SoC 中移出。SRAM 的扩大水平不如逻辑,而且 SoC 中的功率需要经由过程后背互连收集进行分派,由于正面互连电阻会变得使人望而生畏。

因为晶体管 RC 寄生效应的增加快在驱动强度的增加,CMOS 的节点到节点机能改良也显著下降。因为设计法则和工艺集成的复杂性,进步前辈 CMOS 的设计和晶圆本钱显著增添,是以呈现了这类环境。

从通用到“欣喜彩票”

在手艺和产物需求不竭转变的有趣布景下,缔造性的组合催生了立异的解决方案。例如,Apple M1 Ultra 素质上是经由过程硅桥将两个芯片缝合在一路,从而建立具有史无前例的机能和功能的夹杂 SoC。AMD 经由过程在原始处置器 SoC 顶部 3D 堆叠 SRAM 芯片来增添内存容量。在人工智能范畴,超等横向扩大处置系统(例如全晶圆 Cerebras 的 WSE-2 和 Nvidia 的年夜型 GPU 芯片 H100 组合 HBM DRAM)正在冲破深度进修计较的边界。

上面的例子申明了手艺开辟是若何按照给定利用法式空间的具体需求而被推向极真个。与此同时,加强实际和虚拟实际、6G 无线和主动驾驶汽车等新兴利用将需要极年夜的机能改良和功耗下降。工作负载和操作前提将进一步增添 CMOS 所撑持的实现的多样性,从而迫令人们做出更屡次让步。 换句话说,我们正在目击 CMOS 未能阐扬其作为通用手艺的壮大感化。相反,我们终究会碰到如许的环境:利用法式的成功将取决在可用的 CMOS 知足其特定鸿沟前提的水平。Sara Hooker 缔造了“硬件彩票”,注解硬件决议了哪些研究设法会成功或掉败。

协同优化系统和手艺

当你独一的东西是锤子时,你很轻易把所有问题都看成钉子来看待。解决这个困难的独一方式是扩大东西箱。换句话说,我们需要加倍通用的手艺平台,由于移动芯片组的能源、本钱、温度、功率密度、内存容量、速度等限制与 HPC 或 VR 系统的限制很是分歧。 这就是为何我们假想一种由系统手艺协同优化 (STCO) 驱动的全新典范:CMOS 2.0。STCO 触及系统设计人员与手艺团队紧密亲密合作,以肯定最适合的选项,而不是依靠现成的扩大选项。手艺团队在开辟下一代产物时还需要领会特定的系统规范。利用法式、工作负载和系统限制的多样性将需要更普遍的手艺选择。 它需要从头思虑手艺平台,以便知足各类系统和利用法式的需求。CMOS 2.0 经由过程启用定制芯片来实现这一方针,这些芯片是按照多个 3D 堆叠层中的各类功能的智能分区而构建的。

CMOS2.0 具有与经典 CMOS 平台不异的“外不雅和感受” 与我们今天看到的异构系统分歧,在异构系统中,夹杂键合解决了内存限制,有源中介层解决了带宽限制,后背配电收集解决了功耗问题,而 CMOS 2.0 经由过程在 SoC 内部引入异构性,采纳了更具革命性的方式。它将具有与经典 CMOS 平台不异的“外不雅和感受”,同时为系统优化供给更多功能。密集逻辑层将代表年夜部门本钱,而且依然需要扩大。但是,其他缩放限制此刻已被物理删除到其他层。

分身其美

CMOS 2.0 将操纵现有的和新的进步前辈 2.5D 和 3D 互连手艺,例如密集间距铜夹杂键合、电介质键合、小芯片集成、晶圆后背处置和触及异质层转移的挨次 3D 集成。它将答应 SoC 的高互连粒度和封装内系统供给的高科技异构性,从底子上消除传统 CMOS 的限制。 CMOS 2.0 将答应利用低电容、低驱动晶体管来驱动短程互连,同时操纵零丁层中的高驱动晶体管来驱动长程互连。新的嵌入式存储器可以作为高速缓存条理布局中的零丁层引入。它还可以实现极真个 BEOL 节距图案以进行缩放,而不受电源压降的限制。

引入非硅器件(如 2D 材料)、新型嵌入式存储器(如 MRAM 或沉积氧化物半导体)将变得加倍轻易,由于它们无需知足通用 CMOS 规范。对设计人员来讲,CMOS 2.0 平台感受就像传统的 CMOS,但具有显著扩大且更通用的东西箱。 固然尺寸缩放不再是鞭策计较缩放的独一谜底,但 CMOS 2.0 不会消弭增添密度的需要。但是,扩大问题必需以更周全的体例解决,由于谜底会按照利用法式的分歧而分歧。高密度逻辑将优化每瓦机能,而高驱动逻辑则连结要害路径中的带宽和机能。扩大性较差的装备,例如密集逻辑厚氧化物 IO、电源开关、摹拟或 MIMCAP,此刻可使用更具本钱效益的手艺节点集成在零丁的层中。移除所有需要但不成扩大的 SoC 部件也为一系列新型装备打开了年夜门。

革命已最先

后背配电收集是我们进入新 CMOS 2.0 时期的第一个迹象。所有首要代工场都公布他们将转向在晶圆后背配备配电系统的集成芯片,这对实现高机能和节能电子装备变得愈来愈主要。晶圆后背处置的利用为集成电源开关等装备、从正面迁徙全局时钟路由或添加新的系统功能供给了机遇。 可以说,这类范式改变供给了更复杂的手艺实际。

EDA 东西的成长速度有多快?分区的本钱和复杂性是不是会变得使人望而生畏?CMOS 2.0 平台的热机能是不是可控?只有时候会给出谜底。援用德国哲学家和革命家弗里德里希·恩格斯的话:“没有人切当知道他正在缔造的革命。” 与此同时,这也恰是这些时期如斯迷人的缘由。摸索这些未知范畴需要全部半导体生态系统的紧密亲密合作和配合立异。遭到要挟的不是摩尔定律自己,而是它所代表的增进经济增加、科学前进和可延续立异的能力。

原文题目:CMOS 2.0 革命

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